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电子束技术突破复杂的设计周期(组图)

中采网-电子资讯及技术频道      

    随着工艺成本的提高以及设计周期复杂性的增长,电子束直写(EBDW)的适用范围变得更广泛,包括原型的开发和ASIC的生产。 

    对先进的标准单元和系统级芯片(SoC)器件来说,制造成本和设计复杂性都不断提升,这迫使很多潜在的代工厂客户不得不推迟或取消项目。一般来讲,他们会转向FPGA原型这样的替代方案来开始他们的设计。 

    由于工艺尺寸缩减等原因,fab的成本提高很快。更高的掩膜版价格及其他因素已经带来了巨大的冲击。2005年采用90nm工艺,一个千万门设计的平均总体成本是一百万美元。如果采用目前的65nm工艺,千万门设计的成本就会翻倍。 

    但仍存在降低客户设计中材料成本和工艺成本的方法,让大量初始设计免于被推迟或取消。电子束直写(EBDW)技术,可用于原型制作和小规模量产,采用这种技术可以高度保真地完成图形化,并且电子束形成的图案还可以以高对准精度叠加到其他层上面。 

    电子束的特性 

    电子束是计算机控制的顺序工艺,并不需要图形模版。电子束书写直接将设计数据转移到覆盖着光刻胶的晶圆并将其曝光,因此无需掩膜版(图1)。产生图形的过程非常直接且灵活。这消除了制作掩膜版引起的延误,并且也不需要光学图形修正。      

图1.与采用昂贵掩膜版的光学光刻不同,电子束光刻直接将设计数据书写到覆盖了光刻胶的晶圆上并将其曝光。

图2.采用EBDW光刻而不是光学光刻实现精细图形,可以将总掩膜成本降低60%。(来源:Fujitsu)

图1.与采用昂贵掩膜版的光学光刻不同,电子束光刻直接将设计数据书写到覆盖了光刻胶的晶圆上并将其曝光。

      电子束光刻比光学光刻对图形的保真性更好。例如,电子束书写的方块图形可以得到一个方块,而光学光刻的结果是四角为圆形的图形,曝光之后更像个圆形。所以需要针对电子束对掩膜进行修改,成为八边形,最后可以得到近似圆形。修改过的图形与光学光刻方块图形得到的结果几乎一样。

   设备、工艺和材料方面的改进使电子束技术有了这样的能力。例如,通过控制步进机中晶圆平台的倾角可以更好地控制晶圆平台的运动,这提高了电子束测量的精确性。电子束矫正和稳定性的提高,以及更高的精度,都获得了证实。像平台腔室的结构体这样的机械部件也得到了改进,可以满足深亚微米工艺技术的需要。 

    另一个挑战包括采用部分批次曝光的方法有效地提取模块。现在电子束直写设备可以加装被称为“模块曝光”的投射功能,将重复的图形放在一起,之后再用电子束一次书写完成。可以通过降低曝光束斑至0.36来提高曝光速度,这种方法可用于SRAM、ROM、重复通孔等结构中。模块曝光只在一维上改变长度,可以在65nm工艺中可以获得足够的CD控制。这种方法采用丝网掩膜开孔尺寸控制束的宽度,这样可以保证细窄束尺寸的稳定性。这些结果——即60nm宽度范围内的线性和高压偏移——是通过采用其他形状的电子束无法获得的。 

    提高EBDW吞吐率 

    对于电子束曝光来说,一直以来一个很大的挑战是吞吐率。EBDW的吞吐率几乎是光学光刻的百分之一,并且随着微缩化和集成的进展,这一差距会越来越大。采用模块曝光减少了总的光斑数量,将吞吐率提升至两到三倍,并且模块曝光的效率与图形的尺寸并不相关。为了提高效率,在将设计从寄存器级(RTL)代码向物理版图转化时,不要增加模块的类型。这需要单元高度、形状,以及功率和地线规则的标准化。满足了这些限制,吞吐率可以得到重大提升。 

    近似效应矫正也非常关键——65nm工艺代中,光学近似矫正(OPC)对于精确的掩膜版图形非常重要。 

    来自多层互连衬底的背散射电子会破坏高密度图形的分辨率。在65nm器件中,对背散射电子的影响已经作了估计并相应调整了模型参数。这样可以在高密度图形中获得足够的分辨率。 

    提高EBDW效率的一个主要因素是计算技术的提高,这样可以高精度地进行近似效应所需的计算。 

    EBDW的成本优势 

    电子束曝光的优势可以通过比较掩膜版成本体现出来,65nm工艺技术的掩膜版成本是130nm的6倍。而45nm技术中,其掩膜版成本达到130nm的十倍。 

    65nm掩膜组中最昂贵的部分——目前价格已达到150万美元——是互连层的掩膜。采用EBDW光刻而不是光学光刻实现精细的图形化可以将总掩膜成本降低60%(图2)。用电子束光刻取代前道(FEOL)掩膜,可以降低总工艺周期,这样给成本带来积极影响。

图2.采用EBDW光刻而不是光学光刻实现精细图形,可以将总掩膜成本降低60%。

图2.采用EBDW光刻而不是光学光刻实现精细图形,可以将总掩膜成本降低60%。

    掩膜制作通常需要两周甚至更长的时间,因此消除了掩膜制作过程不仅节省了时间,还降低了成本。如果开始了一个批次,那么由于图形矫正和数据格式化可以在一天内完成,则可以降低更多成本。这节省了设计规则检查和OPC验证所需的时间和资源,而这些都是光学光刻所必需的,但在电子束曝光中则不再需要(图3)。     

       

图3.制备掩膜版通常需要两周甚至更长时间,所以电子束光刻可以极大地降低经常费用。由于图形矫正和数据格式化可以在一天内完成,还节省了时间和成本。

图3.制备掩膜版通常需要两周甚至更长时间,所以电子束光刻可以极大地降低经常费用。由于图形矫正和数据格式化可以在一天内完成,还节省了时间和成本。 

     

图4.超过三分之二的ASIC设计都需要掩膜的重置。

图4.超过三分之二的ASIC设计都需要掩膜的重置。

    电子束技术还可简化IC的重置(re-spin),在超过三分之二的ASIC设计(图4)中都需要这一流程,并且极大地增加了验证工具的成本。由于电子束可以用在原型的制备中,因此重置时可以方便地采用电子束。 

    由于单一电子束设备的吞吐率并不很快,因此最好在较低的互连层,较精细的线条图案上采用电子束曝光,在较粗的图形中采用光学曝光。这样,采用双曝光技术可以得到与光学光刻几乎同样的工艺周期。 

    原型晶圆制造中采用电子束 

    通常芯片制造商会在小规模生产线或迷你fab里开发原型晶圆,之后再移植到量产线上。如果采用传统的光刻技术,该流程包括一系列的步骤,从掩膜版制版开始,进入到可能很长的签署完成流程,其间要满足设计规则检查和其他典型的要求。 

    电子束光刻可以用于65nm工艺的原型晶圆。电子束形成的图形可以快速高效地转移成光学光刻图形,可以将很多设计的总体设计时间和工作量降低到一周以内。除了在光刻步骤转移之外,无需其他任何变更。这样可以对晶圆做更多的细致调整。并且由于均摊了掩膜组的成本,总的成本也得到了降低。 

    原型机的制备时间取决于整个工艺周期的时间,并不是电子束书写这一步工艺占用的时间。由于EBDW避免了制板,因此在关键层采用电子束与光学工艺所用时间类似。在那些需要重新设计的情况里,电子束方法显然还要更快。 

    在富士通(Fujitsu)与AdvantestCorp.共同合作的e-Shuttle项目中,已经实施了EBDW技术。可以在单一晶圆上开发很多不同的设计,而无需添加工艺,并采用两到三种固定的互连层布线选择。由于对掩膜组进行了重用,而不是每次工艺开发之后就将其废弃,因此采用EBDW的e-Shuttle概念节约了成本。用户可以采用多项目掩膜,通过避免为每个设计开发新掩膜来降低成本。 

    e-Shuttle的目标是消费类芯片。在这一领域,很多用户采用FPGA器件或可编程逻辑器件(PLD)来开发原型机。然而,如果客户需要高速或高密度芯片,那么上述器件显然无法满足这些要求,这种不足使电子束曝光服务变得具有吸引力。在大部分情况中,单一晶圆只能服务于一家客户,而不像e-shuttle这种成为共用设施。 

    在材料和设备领域的很多技术进展使得EBDW在更多的领域获得成功。举例来说,吞吐率的提高就扩大了电子束的市场潜力。如果EBDW工具的吞吐率可达每小时0.5-3片晶圆,那么就很适于IC的原型开发,将会有约94.32M美元的市场。每小时3-30片晶圆的吞吐率则可将EBDW推向ASIC和/或MOS逻辑器件的小规模或中等规模量产,那么该工具的市场规模将达282.94M到1.89B美元。采用多通道系统,将吞吐率提高到每小时30-100片晶圆,那这种无掩膜的技术甚至具有在大规模量产上取代极紫外(EUV)光刻的潜力。很可能EUV和EBDW会同时用于SoC生产,其中EBDW主要用于客户定制的器件,而EUV则用于通用标准器件。 

    总结 

    电子束光刻可以降低工艺周期和总的成本,加强客户IC的原型机开发并有助于那些正被推迟或取消的项目。对小批次制造需求来说,这是一项特别有效的技术,只需在大型fab上添加电子束设备即可实现。

来源:半导体国际
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